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　ADC 是什么？我們?yōu)槭裁葱枰?ADC？ADC 有哪些架構(gòu)？他們的工作原理和特點(diǎn)是什么，分別適用于哪些場景？今天，我們就來逐一解密！

　　文末匯總了 ADC 五大架構(gòu)的速度、精度和應(yīng)用場景對比，如此實(shí)用又貼心？火速收藏！

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　　一、ADC 是什么？

　　ADC 的英文全拼是 Analog to Digital Converter，中文為模數(shù)轉(zhuǎn)換器，它可以將連續(xù)模擬輸入信號轉(zhuǎn)換為離散的數(shù)字信號，并以一序列 1 和 0 的形式進(jìn)行傳送。這些輸入信號被量化為數(shù)字量后，再進(jìn)行傳輸或進(jìn)一步后續(xù)處理時，就不易受噪聲干擾。

　　模擬信號：連續(xù)變化的物理量所表達(dá)的信息，如溫度、濕度、壓力、長度、電流、電壓、光強(qiáng)、音色等。

　　數(shù)字信號：自變量和因變量都是離散的數(shù)據(jù)信息，通常容易被 MCU/DSP/CPU 進(jìn)行后續(xù)處理的二進(jìn)制數(shù)來表達(dá)。

　　從模擬到數(shù)字的變換就像從真實(shí)世界進(jìn)入到像素世界，我們?nèi)粘Ｉ钪谐Ｖv到的數(shù)碼相機(jī)、手機(jī)上的攝像頭模組內(nèi)，就包含一個成像專用的 ADC，將圖像中每個像素單元的模擬光強(qiáng)度值轉(zhuǎn)換成數(shù)字量。

　　二、我們?yōu)槭裁葱枰?ADC？

　　現(xiàn)實(shí)世界中，我們被溫度、濕度、光、聲等物理量包圍，作為有著感知能力的生物體，我們能夠非常自然地獲取模擬信號，并與這些物理量達(dá)成默契，但是對于 CPU、MCU 等各類電子設(shè)備來說，這些信號卻很難被理解。

　　在數(shù)字化社會中，一切事物都被賦予了可量化的期待，對數(shù)據(jù)的讀取、處理、傳輸和存儲，成為了人類認(rèn)識事物的基本邏輯。

　　因此，我們需要將現(xiàn)實(shí)世界中的模擬信號轉(zhuǎn)換為機(jī)器能夠理解的數(shù)字表達(dá)。現(xiàn)實(shí)世界和數(shù)字世界的“窗戶紙”將由模數(shù)轉(zhuǎn)換器（ADC）來捅破。

　　三、ADC 有哪些架構(gòu)？工作原理是什么？

　　ADC 架構(gòu)有：并行比較型（Flash），逐次逼近型（Successive Approximation Register），積分型（Integrating），增量型（Delta-Sigma），流水線型（Pipeline）等。

　　1.并行比較型（Flash）

　　下圖是并行比較型 ADC 的拓?fù)湓韴D，采樣輸入信號和設(shè)置好的比較電平直接比較得到輸出。

　　下圖中假設(shè)有 n 個比較器，最下面的是第 1 個，滿量程輸入電平是 Vfsr，作為參考電壓，由 n+1 個等值電阻將其均分為 n 個階梯，那么第 X 個比較器負(fù)向輸入電壓為 Vfsr·X/(n+1)，如果從第 m 個比較器開始以上的比較器輸出都是 0，以下的輸出都是 1，那么輸入信號電壓為：

　　Vin = Vfsr · m/(n+1)

　　2. 逐次逼近型（SAR）

　　一個 n 位分辨率的 SAR 型 ADC，第一階段，輸入信號先和設(shè)定好的比較電平輸入比較器作比較，比較電平設(shè)置為 ADC 滿量程的一半 Vfsr·2-1，輸出第一位二進(jìn)制結(jié)果 B1，將 B1 存入寄存器，第二階段，輸入比較器的比較電平根據(jù)第一次的比較結(jié)果設(shè)置為 Vfsr·2-1+(2·B1-1)Vfsr·2-2，此處的 B1 及后面公式中的 B2, B3, Bn-1, Bn 均作為十進(jìn)制數(shù)參與計(jì)算，比較后輸出第二位結(jié)果 B2，同樣存入寄存器，進(jìn)入第三階段，比較電平設(shè)置為 Vfsr·2-1+(2·B1-1)Vfsr·2-2+(2·B2-1)Vfsr·2-3，得到第三位結(jié)果 B3，直至第 n 階段，比較電平設(shè)置為 Vfsr·2-1+(2·B1-1)Vfsr·2-2+(2·B2-1)Vfsr·2-3+…+(2·Bn-1-1)Vfsr·2-n，得到最后一位結(jié)果 Bn，由最高位 B1 至最低位 Bn 組成的 n 位二進(jìn)制數(shù)即為該 n 位 ADC 的輸出結(jié)果，轉(zhuǎn)化為 10 進(jìn)制數(shù) D，那輸入信號的電平測量值等于 Vfsr·D·2-n。

　　例如下圖是一個 6bit 的 SAR 型 ADC 的轉(zhuǎn)化流程，輸入信號先和 Vfsr/2 比較得到最高位 1，之后再和 Vfsr/2+Vfsr/4 比較得到第二位 1，繼續(xù)下去，得到二進(jìn)制結(jié)果 110101，根據(jù)上文的公式 Vfsr·D·2-n 得出輸入電平為 53·Vfsr/64，理論誤差小于 Vfsr/64。

　　3. 積分型（Integrating）

　　下圖是單斜率積分型 ADC 的拓?fù)湓韴D，通過積分器從 0 電平積分到達(dá)采樣信號電平的時間計(jì)算得到采樣電平。

　　采樣開始時，積分器開始積分，同時計(jì)數(shù)器開始對輸入的時鐘信號 Clk 計(jì)數(shù)，假設(shè)該時鐘頻率為 f，積分電流為 Vref/R，經(jīng)過時間 t 后 A 點(diǎn)電壓超過輸入信號的電壓值，比較器輸出從 1 跳變至 0，計(jì)數(shù)器停止計(jì)數(shù)，得到計(jì)數(shù)值 k，通過下方公式計(jì)算得到輸入電壓。

　　Vin = (Vref/R)·k/(C·f)

　　另外還有雙斜率積分型 ADC，分時將輸入電平和參考電平分別做正向和反向積分，可以更好的消除積分電路帶來的誤差，但是會增加一次積分時間，轉(zhuǎn)換速度會更慢。

　　4. 增量型（Delta-Sigma）

　　增量型 ADC 的拓?fù)湓韴D如下，先看積分器，如果輸出小于 0，比較器輸出 1，否則輸出 -1，比較器輸出 1 時，乘法器輸出 Vref，否則輸出 -Vref，所以當(dāng)積分器輸出大于 0 時，將有 Vin-Vref 輸入到積分器中進(jìn)行下一次比較，否則輸入 Vin+Vref，記錄每一次比較器的輸出，統(tǒng)計(jì)輸出 -1 的次數(shù) X 和總比較次數(shù) m，通過下方公式來計(jì)算輸入電平，總的比較次數(shù)越高，分辨率越高。

　　Vin = Vref·(2·X-m)/m

　　5.流水線型（Pipeline）

　　流水線型 ADC 通常由多個相同結(jié)構(gòu)的子單元組成，每個子單元包含一個 ADC，一個反向DAC，一個減法器，一個固定增益的放大器構(gòu)成，子單元中的 ADC 多為 Flash 型，也有 SAR 型。

　　如下圖，假如一個 X 階的理想化流水線 ADC，子單元中的 ADC 的精度為 n bit，該子單元滿量程為 Vfsr，假設(shè)該子單元 m 輸入信號 Vin 被該子單元內(nèi) ADC 量化的結(jié)果為 Am·Vfsr，那么該單元可輸出的結(jié)果最小值 Amin=0，最大值 Amax=(2n-1)/2n，將 Vin 和該量化結(jié)果通過 DAC 轉(zhuǎn)化為模擬信號后送入減法器會得到一個小于等于 Vfsr·2-n 的差值 Vin-Am·Vfsr，該差值通過子單元內(nèi)增益為 2n 的放大器放大后得到電平為 2n·(Vin-Am·Vfsr) 的模擬信號輸出該單元，再作為輸入進(jìn)入下一級子單元 m+1，經(jīng)過同樣的流程得到量化結(jié)果 Am+1·Vfsr，每一級將輸入信號和量化信號的差值放大后送至下一級再做量化，經(jīng)過 X 階最終會產(chǎn)生一個 X·n 位精度的量化結(jié)果，由以下公式計(jì)算，

　　Vin = Vfsr·(A1+A2·2-n+A3·2-2n+…+AX·2-(X-1)n)

　　以上是理想狀態(tài)，而實(shí)際情況是前級 ADC 的失調(diào)誤差會導(dǎo)致輸入信號和 DAC 輸出的差值超出 0 到 Vfsr·2-n 的范圍，此時 2n 的增益會導(dǎo)致輸入到下一級的信號超出量程范圍，為解決這個問題一般的做法是將放大器的增益降為 2n-1，利用后一級的冗余測量范圍來校正上一級的誤差。

　　每一級在完成當(dāng)前流程后新的信號便可以輸入進(jìn)行新的量化，因此平均轉(zhuǎn)換時間僅相當(dāng)于信號走完單個子單元的時間 t，所以平均轉(zhuǎn)換速度會很快，但是每個信號需要通過所有級才可以得到最終結(jié)果，因此當(dāng)一個信號輸入到得到結(jié)果至少需要時間 Xt，因此流水線型 ADC 是一種轉(zhuǎn)換快，但是高精度的會有較高的延遲。

　　四、ADC 五大架構(gòu)對比

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